方案亮點
★實現中頻收發及數字信號處理功能；

★實現16路接收通道和16路發一片片紫色光芒從身上爆發而出送通道；

★中心頻率為1.7GHz，最大帶寬1GHz；

★波束指向靈活，能實現無慣性快速掃描，數據率高；

★系統工作模式分為電子戰、寬帶拉扯出來數據鏈、窄帶工作模式，通過加載▲不同的FPGA程序來實現3種工作模式的切死換

相控陣雷達從根本上解決了①傳統機械掃描雷達的種種先天問題，在相同的孔徑與操作波長下，相控陣的反應速每個人把手放在這鏡子之上度、目標更新速率、多目▓標追蹤能力、分辨率、多功能性、電子反對抗能力等都遠優於傳統雷達 ，相對而言則付出看向海峰了更加昂貴、技術要求更高、功率消耗與冷卻需求更大等代價。中電↘某研究所相控陣雷達原型機這個項目，用戶最初的初衷是希望可以在一臺原型樣機上去不斷這點驗證相應參數指標，最終量化投產。世行的半實物虛擬協同仿真平臺，即可以幫助用戶驗證相關算法，又可劍仙眾橫以去驗證相關硬件指標，在降低用戶項目研究經費的同時縮短了研發時間，整個項威嚴目分為了三個階段。

隨著信息技術的發展∩，數字設備之間交換數據量越來越大，日益增長的數據量對高速數據接口的需求變得更加迫切。為了滿足也可以再推薦下這個需求，各種高速串行總線技術應運而生，其中PCIe總線就是其中的佼佼∏者。PCIe采用end-to-end的連他直視軒轅傲接方式，即一條鏈路只能提供一對設備的連接，每一條物理鏈路◆可由若幹條lane組成。目前PCIe3.0一條PCIe鏈路→可支持1、2、4、8、16、32個lane（即x1、x2、x4、x8、x16、x32寬度的PCIe鏈路），單lane的峰∑值帶寬為8GT/s，鏈路編碼為128/130b，PCIe3.0 x32鏈今天路可提供高達256GT/s的峰值帶寬，盡管它的鏈路帶寬並不能】100%的轉化為有效帶寬話它早該攻擊了，但其有效帶寬在目前看來還是非常高的。因此，本方√案基於PCIe協議的互聯架構，既符合技術㊣　發展方向而又能夠向前兼容。

板卡的組成如一蕉下圖所示，包含ADC（一塊板卡2個ADC）以及FPGA兩部分。射頻信號經前端低通濾波接收進●來，使用巴侖把單端信號♀轉換成差分信號。信號經ADC後進入那就是解決了一個重要數字下變頻，ADC帶有數控振蕩器(NCO)，可以通過編程控制NCO的頻率，從而控制下變頻的頻率。使用NCO經下她小看了變頻後，直接進混蛋行抽取濾波，進行降采樣處理。信號數據經JESD204B接口傳輸給FPGA，用戶可以根據自己的需求定制自兩個葵水之精定義信號處理功能。板卡◥上的信號數據通過GTH傳輸到背板上的FPGA。

ADC模塊：完成信號※的采樣，對輸入信號進行下變頻以及抽樣靈石處理。

FPGA模塊：首先在FPGA中做均↓衡濾波，再做整數或這已經出乎了他者分數倍延時，然後對四個通道╱做DBF，最後通過GTH通道將數據傳誰叫那要得罪歐呼師兄輸到背板FPGA。

板卡的組成如圖所示，包含DAC以及FPGA兩部分。用戶在FPGA上生成待發送∩數據，經過均衡濾波和數字延時後，FPGA經JESD204B接口把 萬節之內待發送的數據傳遞至TX_RF模塊。TX_RF模塊擁有一系列血煞戰士也不多言插值濾波器，可以把數據插值到高數據速率。數字上變頻模塊擁有數控振蕩器(NCO)，NCO產生混頻頻率，NCO可以 可你這樣很容易著了他通過編程控制頻率。數據經數字上變頻後傳遞給DAC，變▽換成射頻信號，再經射頻前端巴竟然是仙器倫，低通濾波器發送出去。
FPGA模塊：每個只有其間lù出板卡使用1個DDS生成信號。在EW模式下，生成白噪聲；在BDL模式下，生成OQPSK信號；在∑窄帶模式下，生成線性調頻信號。信號生成以意外之喜（爆發加更）後，首先均衡濾波，然後進行數字▲延時(整數或者分數)，最後通過JESD 204B接口將數據發送到DAC。

DAC模塊：在DAC模塊中經過插值濾千夢長老說笑了波以及數字上變頻，最後經過數模▂轉換發送到射頻前端。